Total 14 Full-time process development engineer job vacancies in Kodaira

想定配属先
オペレーショングループ　品質保証統括部　品質保証ラボラトリ

募集背景
本チームでは半導体デバイスの不良解析業務を担っており、特に即戦力となる解析経験者を求めております。半導体テスタやX線検査、光学/電子顕微鏡など幅広く活躍の場があり、解析エンジニアにとっては魅力的な環境が揃っております。

職務内容
・半導体テスタ (ATE)を用いた調査
・X線検査装置や光学顕微鏡を用いた検査

【募集背景】

自動車の電動化・知能化により、車載SoCはクルマの価値を決定づける重要な技術領域となっています。
R-Carシリーズは、CPU、高速インタフェース、メモリ、AI／ビデオ、機能安全、セキュリティなど、多数のSoC IPを統合した大規模・高機能な車載SoCとして進化を続けてきました。
当部門では、自社IP開発に加え、他社IPの導入・組み込みを含むSoC IP開発を行っており、CPUサブシステムはその中核を担う重要な領域です。
開発規模・難易度の高いSoC開発を通じて、設計・検証・アーキテクチャ検討など、幅広い経験を積める環境があります。
本募集では、CPUサブシステム開発に携わり、専門性を活かしながら技術力を高め、将来のリーダー候補として成長していきたいエンジニアを歓迎します。

【業務内容】

• 車載SoC（R-Carシリーズ）における CPUサブシステム開発の実務を担当
• CPU、キャッシュ機構、メモリ周辺、バス／インターコネクト等を対象に、仕様検討、論理設計、検証、デバッグ、評価対応を通じて開発に関与
• 自社IPに加え、外部IP（CPUコア、キャッシュ、周辺IP等）の組み込み・調整・技術的な課題対応を担当
• 設計レビューや不具合解析の場に参加し、技術的な観点から意見出しや対応検討を行い、品質向上に貢献
• 日本・インド・ベトナムの設計拠点と連携し、グローバルな開発体制の中で役割を担う

※就業場所の変更の範囲、従事すべき業務の変更の範囲については、選考時に詳細をお伝えいたします。

【Background of the Recruitment】

As automotive electrification and intelligence continue to advance, automotive SoCs have become a core technology that directly supports vehicle performance and functionality.
The R-Car series has evolved as a large-scale automotive SoC through the advanced integration of a wide range of IPs, including CPU, high‑speed interfaces, memory, AI/video, functional safety, and security.
Among these technologies, high‑speed SerDes interfaces such as PCIe and CSI and DP and UCIe play a critical role in overall system performance and reliability.
As interface speeds continue to increase and system complexity grows, ensuring quality through thorough silicon‑level evaluation and signal integrity verification has become increasingly important.
In this context, we are seeking a technical leader who has hands‑on experience in high‑speed SerDes interface evaluation and can work closely with design teams and IP vendors to lead evaluation activities from a technical standpoint.
By taking ownership of evaluation and contributing technical judgment to development, this role is expected to play a key part in improving the overall quality of our automotive SoCs.

【Job Description】

• Lead the technical execution of high‑speed SerDes interface evaluation for automotive SoCs (R-Car series), covering interfaces such as PCIe, CSI, DP, UCIe, SerDes PHY, and other high‑speed I/F as applicable.
• Drive evaluation activities including silicon/board-level testing, signal integrity/quality assessment, stress testing, and standards/compliance confirmation, ensuring interface quality and robustness.
• Define and align evaluation strategy, organize test items, and consolidate evaluation results into actionable outputs for stakeholders.
• When issues occur, coordinate with design teams, SoC stakeholders, and IP vendors to perform triage, root-cause investigation, and countermeasure planning.
• Provide technical leadership to evaluation members across sites and functions, helping establish clear evaluation flow and decision criteria to improve overall execution quality

※The full details regarding your position scope as well as any future potential changes in work location and job scope will be provided during the interview process.

・アナログ設計チームの一員として、新製品の開発を担当。
・システム・デジタル・レイアウトチームと連携しながらの1chip 開発。
・LDO、バンドギャップ、チャージポンプ、プリドライバー、パワーFET、ADCなどの回路を含む機能的ハイサイドスイッチアナログ製品への参加。
・最新のシミュレーション・検証ツールを使っての回路検証。

・Work within the analog design team for new product development;
・Work closely with system, digital, and layout teams with chip implementation
・Participate in functional high-side switch analog product lines, including blocks such as LDOs, Bandgaps, Charge pumps, Predrivers, Power FETs and ADCs.
・Verification of performance requirements using appropriate simulation and verification tools. 

【募集背景】

ルネサスの車載MCU製品は超低消費電力と高性能を両立し世界をリードしています。今後、28nm、22nmと微細化が進んでいき、更に生産数拡大していく中、テスト品質の維持やコスト改善は不可欠です。
そこで本要項では、量産立上げから量産フェーズの車載MCU製品におけるテスト設計開発、テストプログラム開発／評価、および量産仕様メンテナンスが出来るエンジニアを募集します。

【業務内容】

車載MCU製品のテスト設計／開発業務、および量産立上げや量産仕様の改善業務

• 車載MCU製品(28nm/20nm)のテスト設計／開発
• LSIテスタを用いたテストプログラム開発、製品特性評価
• 車載MCU製品の量産立上げ／量産仕様の改善・変更・メンテナンス

※就業場所の変更の範囲、従事すべき業務の変更の範囲については、選考時に詳細をお伝えいたします。

As an AI Compiler Engineer on the Renesas HPC team, you will be responsible for driving compiler and code generation technologies that unlock the full compute potential of Renesas next-generation automotive System-on-Chip platforms, including advanced 3 nm silicon for software-defined vehicles (SDVs). Your work will directly impact how AI workloads — from perception and sensor fusion to in-vehicle assistants and advanced driver assistance — are translated into highly optimized, safe, and power-efficient execution on Renesas hardware.
This role bridges software compiler development, AI model lowering/optimization, and hardware-software co-design, enabling Renesas SoCs to deliver industry-competitive performance, efficiency, and functional safety required by multi-domain automotive applications..

【Job Description】
・Lead AI compiler architecture across model ingestion, graph optimization, lowering, code generation, and runtime integration
・Design and implement graph‑level optimizations (operator fusion, quantization‑aware rewrites, memory‑aware scheduling, partitioning)
・Drive performance optimization for target NPUs, including tiling, tensor layout, and multi‑core execution strategies
・Partner with SoC and AI accelerator architects to influence hardware features through compiler insights
・Own performance KPIs for real automotive AI workloads using simulators, profilers, and silicon‑correlated models
・Ensure compiler outputs meet automotive requirements (real‑time behavior, determinism, quality expectations)
・Mentor senior engineers and set technical direction without people‑management responsibilities

【Impact & Differentiators】
Renesas’ Gen5 R-Car automotive SoC lineup, including flagship 3 nm devices like the R-Car X5H, is among the first highly integrated multi-domain automotive SoCs built on advanced 3 nm process technology, designed to run ADAS, IVI, gateway, and next-gen SDV workloads on a centralized platform. These platforms deliver high AI performance (e.g., multi-hundreds of TOPS), scalable chiplet-based acceleration, and power efficiency tailored for electrified and autonomous vehicles while meeting stringent functional safety standards.  An AI Compiler Engineer enables this hardware vision by ensuring that state-of-the-art AI models and computational kernels are efficiently mapped to the silicon fabric — directly enhancing performance, reducing latency and energy, and accelerating software adoption in automotive ecosystems where compute efficiency and safety are paramount.
 

As an AI Compiler Engineer on the Renesas HPC team, you will be responsible for driving compiler and code generation technologies that unlock the full compute potential of Renesas next-generation automotive System-on-Chip platforms, including advanced 3 nm silicon for software-defined vehicles (SDVs). Your work will directly impact how AI workloads — from perception and sensor fusion to in-vehicle assistants and advanced driver assistance — are translated into highly optimized, safe, and power-efficient execution on Renesas hardware.
This role bridges software compiler development, AI model lowering/optimization, and hardware-software co-design, enabling Renesas SoCs to deliver industry-competitive performance, efficiency, and functional safety required by multi-domain automotive applications..

【Job Description】
・Lead AI compiler architecture across model ingestion, graph optimization, lowering, code generation, and runtime integration
・Design and implement graph‑level optimizations (operator fusion, quantization‑aware rewrites, memory‑aware scheduling, partitioning)
・Drive performance optimization for target NPUs, including tiling, tensor layout, and multi‑core execution strategies
・Partner with SoC and AI accelerator architects to influence hardware features through compiler insights
・Own performance KPIs for real automotive AI workloads using simulators, profilers, and silicon‑correlated models
・Ensure compiler outputs meet automotive requirements (real‑time behavior, determinism, quality expectations)
・Mentor senior engineers and set technical direction without people‑management responsibilities

【Impact & Differentiators】
Renesas’ Gen5 R-Car automotive SoC lineup, including flagship 3 nm devices like the R-Car X5H, is among the first highly integrated multi-domain automotive SoCs built on advanced 3 nm process technology, designed to run ADAS, IVI, gateway, and next-gen SDV workloads on a centralized platform. These platforms deliver high AI performance (e.g., multi-hundreds of TOPS), scalable chiplet-based acceleration, and power efficiency tailored for electrified and autonomous vehicles while meeting stringent functional safety standards.  An AI Compiler Engineer enables this hardware vision by ensuring that state-of-the-art AI models and computational kernels are efficiently mapped to the silicon fabric — directly enhancing performance, reducing latency and energy, and accelerating software adoption in automotive ecosystems where compute efficiency and safety are paramount.

【募集背景】

車載半導体の高機能化・複雑化に伴い、量産テストや不良解析においても、従来の人手・経験依存から、データドリブンかつAI活用型への転換が求められています。
当社では、R-CarやRH850を中核とする車載半導体事業を将来の成長領域と位置づけており、テスト・不良解析技術の高度化が競争力を左右する重要なテーマとなっています。
そこで本ポジションでは、次世代アーキテクチャ（Chiplet／MDP）も見据え、量産現場で実際に使われるテストデータ解析・AI技術を創出するため、体制強化を行います。

【業務内容】

車載向け半導体製品の量産テストおよび不良解析領域において、統計解析手法およびAI技術を活用し、テストデータ解析・不良解析・テスト制御の自動化と高度化を推進するポジションです。
量産現場で蓄積される膨大なテストデータを活用し、品質・コスト・開発スピードの向上に貢献するとともに、ChipletやMDP（Multi‑Die Package）など次世代アーキテクチャに対応したテストデータ解析技術の確立に取り組んでいただきます。
また、技術の体系化および技術継承も重要なミッションの一つです。

【具体的な業務内容】

• 量産テストデータを活用したデータ解析および不良解析
• AI／機械学習技術を用いたテストデータ解析技術の研究・開発
  　（不良予測、異常検知、解析自動化モデルの開発）
• テスト効率化および品質向上技術の開発
  　（アダプティブテスト、テストフィードフォワード／フィードバック技術）
• 次世代製品（Chiplet／MDP）向けテストデータ解析手法の検討・確立

※就業場所の変更の範囲、従事すべき業務の変更の範囲については、選考時に詳細をお伝えいたします。

【募集背景】

車載半導体市場における競争が激化する中で、コスト・品質・Time to Market の改善が事業競争力の重要な要素となっています。テスト技術の高度化に伴い、個別製品対応に留まらず、新規技術を標準化し横断的に展開できる共通技術開発の重要性が高まっています。

本ポジションは、製品開発チームと協働しながら新しいテスト技術を確立し、標準仕様・設計資産として展開することで、事業に直接貢献する役割を担います。

今回、これらに対応できるエンジニアを強化します。本ポジションでは3nm世代SOC、新不揮発性メモリ(MRAMなど）を搭載する次世代MCUを含む新製品のテストにおける戦略的な役割を果たすことができます。事業への貢献はもとより、自身の成長にも繋がる機会が得られます。

【業務内容】

次世代車載SoC／MCU製品向けに、共通テスト基盤開発および標準化のオーナーシップを担います。本共通テスト基盤には、標準化されたテスト技術、仕様、および再利用可能な設計資産を含みます。

【具体的な業務内容】

• 車載SoC／MCU製品におけるテスト戦略の立案および実行責任
• テスト機構の構想検討から、実機評価・量産適用までの一貫した推進
• 製品開発チームおよび設計関連チームと連携したテスト技術の製品適用
• テスト技術の標準仕様、設計ガイド、リファレンスフロー、再利用可能な設計資産の整備
• 共通テスト基盤のオーナーとして、設計、品質、海外拠点と連携し、標準テスト環境の定着を推進

※就業場所の変更の範囲、従事すべき業務の変更の範囲については、選考時に詳細をお伝えいたします。

【募集背景】

車載MCU／SoC製品は、車両の安全性確保の観点から極めて高いテスト品質が求められます。
一方で、製品シリーズの拡大や製品構成の複雑化により、テスト開発および特性評価業務の工数やTATは年々増大しています。
従来の人手や個人スキルに依存した開発プロセスでは、Time to Marketの要求に対応することが難しくなっており、テスト開発・評価業務そのものを技術とシステムによって構造化・自動化することが強く求められています。
これらの課題に対し、テスト開発および評価業務をシステム化・高度化することで、
TAT短縮および工数削減を本質的に実現する技術開発を担うエンジニアを募集します。

【業務内容】

車載MCU／SoC製品におけるテスト開発および特性評価業務について、
業務プロセス設計（技術）とシステム自動化の両面から効率化を実現する技術開発を担当します。
テスト仕様作成、評価データ集計・分析、量産テスト立上げといった一連の業務を、
属人性に依存せず、再利用性・拡張性の高い形で実行可能とすることを目的とします。

【具体的な業務内容】

車載MCU／SoC製品におけるテスト開発・特性評価業務の効率化に向けた技術開発

• テスト仕様、特性評価データ、量産テストデータ等を連携させるシステムの設計・開発
• IPテスト仕様および製品仕様から、製品テスト仕様書を自動構築・トレース可能とする仕組みの開発
• 特性評価データの集計・分析から量産テスト立上げまでの業務を、システム的に一貫処理可能とする技術開発
• テスト仕様の最適化、テスト品質向上、テスト開発TAT（Turnaround Time）短縮を目的とした自動化技術の検討・実装
• 複数のテスト関連システム間における、安定したデータ連携・自動処理手法の確立

※就業場所の変更の範囲、従事すべき業務の変更の範囲については、選考時に詳細をお伝えいたします。

【募集背景】

車載分野におけるNPI（New Product Introduction）領域では、数年後にリリースされる製品を見据え、テスト品質およびテストコストを最適化することが重要な課題となっています。そのため、新技術や新規テスト装置の調査・選定・評価を行い、社内DCP（Design/Development Control Process）の一部として、将来製品に適用可能なテスト手法を確立していく必要があります。
これらの取り組みは、競合他社との差別化を図り、競争力を確保するとともに、DINを優位に推進する上でも不可欠です。
本分野では、テスト技術の開発に加え、装置選定やコストを含めた総合的なソリューション対応が求められます。そのため、担当エンジニアにはテスト技術、製品理解、設備、コストの観点など、多方面にわたる経験と知見が必要とされ、将来の収益確保に直結する重要な役割を担うとともに、関連部門からも高い期待が寄せられています。
一方で、現状は専任担当者がエンジニア1名に限られており、次世代製品の評価・開発に向けたリソース確保および、OJTを通じた技術・ノウハウの計画的な継承が喫緊の課題となっています。これらの背景から、本分野を担う次世代人材の確保と育成を目的として、本募集を行うものです。

【業務内容】

次世代車載MCU/SoC製品のテスタ戦略およびテスト関連要素技術開発エンジニア

【具体的な業務内容】
特に多ピン・大電流製品に対し、高品質と低コストを両立する以下のテスト環境の検討と方針策定

• テスト手法の検討、テスト設計ガイドや次期製品設計へのフィードバック
• テスト設備（テスタ、プローバ、ハンドラ等）の選定方針や評価方法の検討
• マルチテスト治工具（プローブカード、テストボード等）上の高密度回路設計およびガイド化

※就業場所の変更の範囲、従事すべき業務の変更の範囲については、選考時に詳細をお伝えいたします。

As an AI Compiler Engineer on the Renesas HPC team, you will be responsible for driving compiler and code generation technologies that unlock the full compute potential of Renesas next-generation automotive System-on-Chip platforms, including advanced 3 nm silicon for software-defined vehicles (SDVs). Your work will directly impact how AI workloads — from perception and sensor fusion to in-vehicle assistants and advanced driver assistance — are translated into highly optimized, safe, and power-efficient execution on Renesas hardware.
This role bridges software compiler development, AI model lowering/optimization, and hardware-software co-design, enabling Renesas SoCs to deliver industry-competitive performance, efficiency, and functional safety required by multi-domain automotive applications..

【Job Description】
・Lead AI compiler architecture across model ingestion, graph optimization, lowering, code generation, and runtime integration
・Design and implement graph‑level optimizations (operator fusion, quantization‑aware rewrites, memory‑aware scheduling, partitioning)
・Drive performance optimization for target NPUs, including tiling, tensor layout, and multi‑core execution strategies
・Partner with SoC and AI accelerator architects to influence hardware features through compiler insights
・Own performance KPIs for real automotive AI workloads using simulators, profilers, and silicon‑correlated models
・Ensure compiler outputs meet automotive requirements (real‑time behavior, determinism, quality expectations)
・Mentor senior engineers and set technical direction without people‑management responsibilities

【Impact & Differentiators】
Renesas’ Gen5 R-Car automotive SoC lineup, including flagship 3 nm devices like the R-Car X5H, is among the first highly integrated multi-domain automotive SoCs built on advanced 3 nm process technology, designed to run ADAS, IVI, gateway, and next-gen SDV workloads on a centralized platform. These platforms deliver high AI performance (e.g., multi-hundreds of TOPS), scalable chiplet-based acceleration, and power efficiency tailored for electrified and autonomous vehicles while meeting stringent functional safety standards.  An AI Compiler Engineer enables this hardware vision by ensuring that state-of-the-art AI models and computational kernels are efficiently mapped to the silicon fabric — directly enhancing performance, reducing latency and energy, and accelerating software adoption in automotive ecosystems where compute efficiency and safety are paramount.

As an AI Compiler Engineer on the Renesas HPC team, you will be responsible for driving compiler and code generation technologies that unlock the full compute potential of Renesas next-generation automotive System-on-Chip platforms, including advanced 3 nm silicon for software-defined vehicles (SDVs). Your work will directly impact how AI workloads — from perception and sensor fusion to in-vehicle assistants and advanced driver assistance — are translated into highly optimized, safe, and power-efficient execution on Renesas hardware.
This role bridges software compiler development, AI model lowering/optimization, and hardware-software co-design, enabling Renesas SoCs to deliver industry-competitive performance, efficiency, and functional safety required by multi-domain automotive applications..

【Job Description】
・Lead AI compiler architecture across model ingestion, graph optimization, lowering, code generation, and runtime integration
・Design and implement graph‑level optimizations (operator fusion, quantization‑aware rewrites, memory‑aware scheduling, partitioning)
・Drive performance optimization for target NPUs, including tiling, tensor layout, and multi‑core execution strategies
・Partner with SoC and AI accelerator architects to influence hardware features through compiler insights
・Own performance KPIs for real automotive AI workloads using simulators, profilers, and silicon‑correlated models
・Ensure compiler outputs meet automotive requirements (real‑time behavior, determinism, quality expectations)
・Mentor senior engineers and set technical direction without people‑management responsibilities

【Impact & Differentiators】
Renesas’ Gen5 R-Car automotive SoC lineup, including flagship 3 nm devices like the R-Car X5H, is among the first highly integrated multi-domain automotive SoCs built on advanced 3 nm process technology, designed to run ADAS, IVI, gateway, and next-gen SDV workloads on a centralized platform. These platforms deliver high AI performance (e.g., multi-hundreds of TOPS), scalable chiplet-based acceleration, and power efficiency tailored for electrified and autonomous vehicles while meeting stringent functional safety standards.  An AI Compiler Engineer enables this hardware vision by ensuring that state-of-the-art AI models and computational kernels are efficiently mapped to the silicon fabric — directly enhancing performance, reducing latency and energy, and accelerating software adoption in automotive ecosystems where compute efficiency and safety are paramount.

Renesas HPC チームの AI コンパイラエンジニアとして、次世代 3nm プロセスを含む Renesas の自動車向け次世代 SoC プラットフォームにおいて、その計算能力を最大限に引き出す コンパイラおよびコード生成技術の開発を担っていただきます。

本ポジションでは、知覚処理、センサーフュージョン、車載アシスタント、先進運転支援（ADAS）などの AI ワークロードを、Renesas ハードウェア上で高度に最適化し、安全かつ省電力に実行可能な形式へ変換するプロセスに直接貢献いただきます。

ソフトウェアコンパイラ開発、AI モデルのロワリング／最適化、ハードウェア・ソフトウェア共設計の領域を横断し、マルチドメイン自動車アプリケーションに求められる業界競争力のある性能・効率・機能安全を Renesas SoC で実現する、技術的中核となる役割です。

【Job Description】

• モデル入力から、グラフ最適化、ロワリング、コード生成、ランタイム統合までを含む AI コンパイラアーキテクチャの設計および技術リード
• オペレータ融合、量子化対応リライト、メモリ考慮型スケジューリング、パーティショニングなどの グラフレベル最適化の設計・実装
• 対象 NPU 向けの 性能最適化（タイル化、テンソルレイアウト設計、マルチコア実行戦略 等）の推進
• SoC／AI アクセラレータアーキテクトと密に連携し、コンパイラ視点からハードウェア機能の方向性に影響を与える技術提案
• シミュレータ、プロファイラ、シリコン相関モデルを活用した 実車載 AI ワークロードにおける性能 KPI の定義および評価
• コンパイラ出力が **自動車要件（リアルタイム性、決定性、品質・安全基準）**を満たすことの保証
• 直接的なピープルマネジメントは伴わないものの、シニアエンジニアへのメンタリングおよび技術的方向性の提示

【Impact & Differentiators】

Renesas の Gen5 R-Car 自動車向け SoC ラインアップ（フラッグシップとなる 3nm デバイス R-Car X5H を含む）は、ADAS、IVI、ゲートウェイ、次世代 SDV ワークロードを 集中型プラットフォームで実行することを目的に設計された、業界初期の高度統合マルチドメイン自動車 SoC です。

これらのプラットフォームは、

• 数百 TOPS クラスの高い AI 演算性能
• スケーラブルなチップレットベースのアクセラレーション
• 電動化・自動運転車に求められる優れた電力効率
• 厳格な機能安全要件への対応

といった特長を備えています。

AI コンパイラエンジニアは、最先端の AI モデルや計算カーネルを シリコン上に最適にマッピングすることで、このハードウェアビジョンを具現化し、性能向上、レイテンシおよび消費電力の削減、ソフトウェアエコシステムの採用加速に直接貢献します。
計算効率と安全性が極めて重要な自動車エコシステムにおいて、不可欠かつ高い影響力を持つポジションです。